在1990年之前，栅极长度的减小几乎完全线性，从“Xnm”的名称就直观反映出芯片的性能。每代晶体管的长和宽都是上一代的0.7倍（长度0.7*宽度0.7=0.49），也就是单个晶体管的面积缩小到原来的0.5倍，印证摩尔定律晶体管密度翻倍的描述。比如 180nm>130nm>90nm>65nm>45nm>32nm>22nm ，其中“X”指的就是芯片栅极的长度，也就是MOS 晶体管的源极到漏极的距离。随着先进制程的数字越小，对应的晶体管密度越大，芯片功耗也就越低，性能则越高。
制程不再等于栅长
在之后的技术演进中，制程节点减小速度加快，大约为0.72倍, 并且不再完全线性。场效应晶体管也逐渐脱离原本固定的结构，比如FinFET的空间结构晶体管出现，沟道变成了三维环绕，沟道长度逐渐不能代表工艺的最高精度。7nm、5nm、3nm也不再是沟道长度的代表，它作为一个等效长度，只是一个数字。
栅极的长度是芯片制造工艺的一个重要指标，栅极的长度越小，源极和漏极之间流过的电流就会越快；鳍片间距（Fin Pitch）也是衡量工艺先进性的一个重要参数，在FinFET 晶体管时期，增加 fin（鳍）高度、减少fin之间的间距就能有效增加驱动电流，从而提高效率；其他的衡量指标还有金属间距和逻辑单元等，金属间距越小需要克服的电容效应越小；逻辑单元的最小单元高度越低，在3D堆叠上更有优势。
芯片性能的最直观的衡量标准则是逻辑晶体管密度，晶体管密度越大，意味着在同等的空间内，能容纳更多的晶体管，晶体管数量越多，则芯片内的处理运算单元越强，芯片的处理能力越强。晶体管密度越大，说明晶体管之间的距离越近，电子在移动中的损耗也越小，功耗也能得到提升。
三家代工巨头的技术参数对比
通过这些指标的对比，也可以一览英特尔、三星、台积电几家的制程区别。（MTr/mm2指的是每平方毫米有几百万个晶体管）
在10nm制程中，从技术水平来看，不论是鳍片间距、栅极长度、金属间距、逻辑单元高度，英特尔都是三家公司中的佼佼者，具体参数对比可以发现：
英特尔在10nm制程的栅极间距是台积电和三星在7nm才能达到的技术水平；其10nm的最小金属间距甚至与三星与台积电的5nm制程不相上下；在逻辑晶体管密度中的对比，可以发现英特尔占据了更大的优势（见下图）。
(预估值来自digitimes）
在10nm制程下，英特尔的逻辑晶体管密度大约为1.01亿个/mm2，而台积电和三星只有英特尔的一半，7nm时仍不及英特尔的10nm，甚至英特尔的10nm可以与三星的5nm有所比较。不过这些数字直接比较也存在部分误差，一方面在于计算晶体管密度的方法；另一方面在于各家的单元库大小不一。
比如：英特尔10nm 工艺就有三种不同类型的逻辑单元库，分别是 HD（高密度，short libraries 短库）、HP（高性能，mid-height libraries 中等高度库）、UHP（超高性能，tall libraries 高库）。越短的单元库，功耗越低，密度越高，不过峰值性能也越低。
英特尔列出的 100.8 MTr/mm²，指的其实是 HD 高密度库（单元高 272nm，8 fins）。其他两种单元库的密度分别为：HP（高性能）单元库密度 80.61 MTr/mm²（单元高 340nm，10 fins）；UHP（超高性能）单元库晶体管密度 67.18 MTr/mm²（单元高408nm，12 fins）。
正如台积电的研究副总裁的Philip Wong在Hot Chips 31上所说：现在“Xnm”代表的只是技术的迭代，就像车型号一样不具有明确的意义。这也是后来英特尔“芯片新工艺命名新规”，采用Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A等规则来重新定义芯片制程工艺的原因。芯片的工艺先进性也不能只通过多少纳米制程来判断。
各家EUV及GAA的入局时间
众所周知，英特尔在10nm良率问题上卡了颇久，其10nm节点没有选择EUV，选择继续使用ArF DUV，并且没有按照摩尔定律晶体管密度提高2倍，而是冒险的提高了2.7倍，这都是10nm受阻的重要因素，英特尔10nm工艺还引入了昂贵材料钴替代铜，钴作为下部互联层可使电迁移性能提高1000倍，同时层间通孔电阻也可以减少一半，大大增加了芯片的耐用性，同时钴的硬度也带来了各种各样的问题，英特尔的10nm性能强劲也不无道理。
不过，英特尔的7nm和10nm在一定程度上是并行的，7nm工艺会是他们首个使用EUV光刻技术+FinFET的工艺，可以做到每平方毫米1.8亿颗晶体管的密度。但7nm还未能面世。前段时间英特尔CEO基辛格在接受美媒采访时表示：工程师在7nm工艺上发现了一些缺陷，目前正在了解这些缺陷，并有计划解决7nm工艺问题。
三星和台积电两家fab的工艺路线方向已经发生了较大差异。一方面，在7nm时代，三星就率先在多个叠层采用了EUV（极紫外）光刻。而台积电直到N7+才用上了4层EUV光刻层。另一方面，在3nm三星的晶体管结构已经从FinFET，演进至GAAFET，而台积电对于GAAFET的应用要等到2nm。
在制程更迭战中几家芯片巨头可谓是争得水深火热，不同的命名规则让整个市场陷入“制程焦虑”，然而产品终究要进入市场，具体性能还需要市场的检验。在这场战役中，各方都在铆足劲头在制程上向前冲，这其中除了命名规则的盲点，背后的功耗问题也正在凸显。
“制程焦虑”忽视的良率矛盾
良率这个问题下最具有代表性的就是“5nm功耗集体翻车”事件。
其中包括使用三星5nm代工的高通骁龙888，与台积电5nm代工的海思麒麟9000和苹果A14。
功耗问题从何而来？为提高芯片的性能，就需要把电子开关对电流通断的控制能力提高，以加快开关的速度。这意味着，开关要在更小尺寸的情况下通过更大的电流。开关的尺寸越小，对制备工艺的要求就越高，这使得开关在关闭状态下，会有更多泄漏电流。这部分产生的功耗是不可控的，是否产生功耗将直接由工艺的稳定性决定。
也就是说，工艺的稳定性决定功耗的大小，功耗也是芯片良率的重要参数。
一种较成熟的工艺一般会有超过90%的良品率。而三星代工生产的高通Snapdragon 8 Gen 1良率仅为35%左右。在同一条生产线上生产的 Exynos 2200 的良率甚至低于此值，因此三星内部也连忙启动了对5nm代工良率问题的调查。
再看3nm制程的良率。3nm良率拉升难度大飙，台积电为此已不断修正3nm制程，且划分出N3、N3E与N3B等多个版本，寻求最合适的方案且符合不同客户需求，但3nm制程方案到现在还是有很多问题。按原计划，苹果A16芯片，本应是首批采用台积电3nm工艺的产品，但是经过几轮辗转，苹果只能选用由5nm工艺改良而来的4nm工艺。不过近日，台积电宣布：“3 纳米制程的发展符合预期，良率高，将在第四季度晚些时候量产。”届时良率还需实测。
三星首批3nm芯片已经进入风险量产阶段，但是晶体管密度、功耗、良率都不尽如人意，早期产品也只是结构相对简单的矿机芯片。
良率反映的是直接利润，晶圆良率越高，同一片晶圆上产出的质量合格的芯片数量就越多，如果晶圆价格是固定的，质量合格的芯片数量越多就意味着每片晶圆的产量越高，每颗芯片的成本就越低，那么理所当然，利润也就越高。
如今不管是台积电、三星还是英特尔、IBM都在追逐2nm，不知在先进工艺的追逐战中，背后的良率问题是否得到了重视。
结语
1965年，时任仙童半导体公司研究开发实验室主任的戈登·摩尔为《电子学》杂志写了一篇观察评论报告，在报告中摩尔提到，工程师可以不断缩小晶体管的体积，芯片中的晶体管和电阻器的数量每18个月左右会翻番，半导体的性能与容量将以指数级增长，并且这种增长趋势将继续延续下去。他的这种预测，被称为“摩尔定律”。
如今，芯片发展路线图正在偏离摩尔定律，先进制程的争夺也已经变得更加复杂，由于芯片制程带来的焦虑也愈发明显。
